在芯片制造领域，1纳米曾被视为一道难以逾越的物理极限。但是，北京大学电子学院邱晨光和彭练矛团队的最新研究成果令人瞩目，他们不仅成功将晶体管的物理栅长压缩至1纳米，进入原子尺度，还将功耗降低至国际领先水平的十分之一。这一成果发表在国际权威期刊《科学·进展》上，标志着我国在后摩尔时代的芯片技术中占据了关键地位，并为长期以来困扰业界的“内存墙”和高能耗问题提供了革命性的解决方案。
当前，人工智能大模型与海量数据处理正以前所未有的速度消耗着算力与能源。在传统的芯片架构中，“计算”与“存储”如同两个孤立的部门，数据需要在逻辑单元与存储单元之间频繁搬运。这种“搬运”不仅耗时，更产生了巨大的功耗，形成了制约AI芯片性能提升的“内存墙”。铁电晶体管因其独特的“存算一体”特性，被视为打破这一瓶颈的潜在钥匙——它像人脑的神经元一样，能同时完成数据的存储与运算。然而，长期以来，传统铁电晶体管因需要数伏的高驱动电压来改变极化状态，导致能耗居高不下，难以实现大规模应用。
面对这一世界级难题，北大团队没有选择在传统路线上“挤牙膏”式的改良，而是另辟蹊径，从底层物理机制上进行颠覆。研究团队创造性地引入了“纳米栅极电场汇聚增强效应”。如果说传统晶体管的操作如同用宽大的手掌去按动开关，费力且能量分散；那么北大团队设计的1纳米纳米栅极结构，则是将电场能量汇聚成一根极其微细的“纳米级针尖”或“电场探针”。这种精巧的原子级结构设计，使得电场强度在铁电层内部高度集中，仅需施加0.6伏的超低电压，即可轻松翻转极化状态，完成数据的擦写与存储。
实验数据证实了这一设计的卓越成效：新型铁电晶体管的单位面积开关能耗低至0.45 fJ/μm，较国际同类最优水平整整降低了一个数量级。这意味着，在实现同等算力的情况下，芯片的发热量将大幅减少，设备的续航能力有望实现质的飞跃。更重要的是，该技术通过原子层沉积等标准CMOS工艺即可实现，与现有主流芯片制造体系完全兼容，为未来3-5年内的产业化应用铺平了道路。
