由于DRAM单元缩小导致电容器容量减少和短路风险增加，行业内已达成共识，从平面缩小转向立体堆叠技术。3D DRAM技术采用类似3D NAND闪存的架构，将存储单元垂直堆叠，从而在保持芯片面积不变的同时，大幅提高存储密度。目前，尽管两大巨头目标相同，但在具体技术路线上，他们却走上了截然不同的道路。

三星电子采取了较为激进的“垂直通道晶体管（VCT）”路线。三星计划率先将 VCT 技术应用于 4F² DRAM 结构中，通过将晶体管沟道垂直排列，使存储单元尺寸较传统结构缩小约 30%，从而在相同面积内集成更多单元。此外，三星还在研发类似 3D NAND 的 VS-CAT（垂直堆叠单元阵列晶体管）技术，并计划将存储单元与控制电路分离在不同晶圆上，通过先进的晶圆对晶圆（W2W）混合键合技术进行连接。根据三星的路线图，公司计划在 2025 年至 2026 年间逐步推进相关技术的内部发布与原型展示，并力争在 2030 年前实现 3D DRAM 的全面商业化量产。

相比之下，SK 海力士则显得更为谨慎与务实。虽然同样瞄准了 4F² 架构与垂直栅极（VG）技术，但 SK 海力士在工艺材料上另辟蹊径，重点研究将氧化铟镓锌（IGZO）作为新一代沟道材料。IGZO 材料具备极低的待机功耗和优异的物理稳定性，能有效改善 DRAM 的刷新特性并解决带宽延迟挑战。在推进速度上，SK 海力士并未盲目激进，而是选择推迟部分新工厂的设备导入计划，稳扎稳打。不过，其技术储备不容小觑，早在 2024 年，SK 海力士就已成功展示了 5 层堆叠的 3D DRAM 原型，并实现了 56.1% 的制造良率，显示出其在 3D 堆叠工艺上的深厚功底。